DDR内存的问世，让更多人末尾关注内存产品在频率上的降级换代，动辄MHz起步的高频设计，确真实数值上给人以震撼和冷艳，也似乎成为了很多用户选购内存产品的不二规范。从而漠视了在内存产品中，一个极为关键的参数设计，即时序。
也就是各大内存产品上标注的“---”的一连串数值，有高有低。不同产品的数值，还会发生清楚的差异，简直一个产品一个数值；面对这一连串法令不定的数值，很少有人会关注它们的差异和探求它们究竟是啥作用，当天我们就来盘一盘内存时序。
内存时序，一言以蔽之指的是内存在解决各种义务操作时遇到的固有提前的一种数值形容，或许更实质更文言一点，时序指的是内存解决上班和操作时的详细提后期间，从这个定义上而言，时序人造是越小越好；
同时，影响内存提前，或许说形容提前的时序种类有很多，我们惯例产品上列出的种，是对内存影响最大，最为清楚的局部。
内存时序
它们区分都有着特定的代号，依照顺序区分为CL、tRCD、tRP、tRAS，这四个代号全是缩写，第一个CL，即CAS Latency，它形容的是内存列地址访问的提后期间，这也是时序中最关键的参数；第二个tRCD，即RAS to CAS Delay，是指内存行地址传输到列地址的提后期间；第三个tRP，即RAS Precharge Time，示意内存行地址选通脉冲预充电期间；第四个tRAS，即RAS Active Time，形容的是行地址激活的期间。
了解了关键的时序含意之后，我们还须要明确内存和CPU之间的结合原理，能力真正明确关键时序关于内存性能的影响。
理论状况下，CPU的上班流程是下达一个寻址指令，内存会极速搜查和寻址存在缓存内的文件，我们将寻址的环节构想成在一个有列有行的围棋格上。
当CPU下达搜查A文件时，内存须要要先确定数据详细在围棋格子中的哪一行，那么时序的第二个参数tRCD就代表这个期间，便捷来说就是是内存收到行的指令后，须要期待多长期间能力访问这一行。值得留意的是，因为每一行中数据量十分庞杂，在内存第一步上班中不可准确定位，只能是预估，因此还须要第二步能力实现指令。
当内存确定了A文件在哪一行之后，就须要确认数据在哪一列，只要当行和列所有都确定后，能力锁定A文件的详细地址；而确定列的期待期间，便是时序中CL，换言之就是内存确定行数之后，还须要多久能力访问详细的列。
至于第三个参数，指的是确认了第一行数值后，再确定另外一行所须要期待的期间（期间周期）。
第四个tRAS局部，则是指整个内存实现命令后的总和，它的数值约等于前三个数值的总和，当然时序越高的状况下，他们的差异越渺小。
上方我们就经过DDR和DDR两种不同内存的时序，探求D和D内存的差异。
“---”是某品牌MHz的D产品时序设计，“---”则是该品牌MHz的D产品时序设计。
从时序过去看，二者近乎存在倍多的数值差异，只管在相对频率上D内存有着清楚优化，可在提前上重大拉跨，无疑关于用户的实践经常使用发生必定影响。
这也就是为什么泛滥D内存，临时并没有被少量玩家接受的要素。
频率的增长并不能清楚优化用户体验，而过高的提前却似乎定时炸弹，不经意间对用户体验发生影响，想要更高频率，同时降落时序，或许是今后内存行业不时须要探求的关键课题。
